[신입] - 학부졸업생의 경우 verilog과 FPGA 사용 경험자 - 대학원졸업생의 경우 합성 TOOL 사용 경험자
[경력] - SoC/IP RTL desing 가능자 - SoC and IP verification 가능자 - FPGA verification 가능자 - C/C++/assembly 등을 이용한 low-level programming 경험자 - ASIC Design flow에 대한 이해(asic 양산 경험자) - Verilog, SystemVerilog, System C 지식 - Industry standard interface 지식 - Embedded MCU IC 설계 유경험자
우대사항
- Synthesis, static timing analysis, DFT 가능자 - Multiple power domain에서 power management 경험자 - Mixed signal design 경험자 - scripting language 지식(Perl, Python, TCL, etc) - Dynamic control 지식