- Verilog/System Verilog 이용한 RTL 설계 - ARM Core, AMBA bus 및 interconnect 이용한 SoC 설계 - AXI Bus 등 AMBA 버스 아키텍처 및 IP의 버스 인터페이스 설계 - SoC Top integration 및 Verification
우대사항
- RTL synthesis, STA, CDC check, Lint, formal verification, Back-End Design Support 경험있는 분 - 시스템 레벨 CDC free Clock Generation Unit (CGU), Reset Generation Unit (RGU) 설계 경험있는 분 - 풍부한 ECO (Engineering Change Order) 경험있는 분 - ASIC, SoC 또는 AP 양산 및 Chip Bring-Up 경험있는 분